为了追求更高的效率和更低的损耗，电源产品设计逐渐走向高电压大电流的发展路径。硬件工程师需更加关注高电压带来PCB的潜在失效，其中最关键的又是层间高压失效。
| 层间高压失效的原理
当电压施加在PCB层间时，会在两极间建立电场。理论上，绝缘材料（PP片，半固化片/Prepreg）的分子结构将电子束缚在原子/分子范围内，阻止其自由穿越。但若介质中存在气泡、杂质或界面空隙（实际工艺无法完美避免），这些缺陷的介电强度远低于本体材料，高压失效往往会在这些区域产生。
PCB层间高压击穿的阶段：
起始局部放电：缺陷处的局部电场会远高于平均电场，率先引发微小的电子崩或局部放电。有微量电子从负极流向正极，但被局限在缺陷内部。
能量耗散与热积累：这些高能电子在介质中运动时，与树脂分子链及玻纤发生非弹性碰撞，将动能转化为热能，导致局部温度升高。
热失控与碳化：持续的局部放电产生的热量，如果无法及时散失，热量积累使局部温度超过材料玻璃化转变温度（Tg, Glass Transition Temperature）甚至分解温度（Td, Decomposition Temperature），导致环氧树脂碳化。碳化产物（石墨碳）是导体，会急剧增大局部电流。
击穿贯通：碳化通道不断延伸，最终连接两极，形成永久性的导电碳化通道，完成击穿。
| 导致PCB层间高压失效的三个因素
整个过程中，有几个主要关键因素影响着耐高压能力，分别是电压大小、介质厚度、材料特性和工艺缺陷/空洞控制。
电压大小
电压大小决定了电场的强弱。电压越高，介质内部的电场强度（E = V/d） 就越大。更强的电场会给介质中微量的自由电子施加更大的力，使其加速并获得更高的动能。当这些高能电子与介质原子碰撞时，更容易将原子中的电子撞出来，产生新的自由电子。这种碰撞电离链式反应会形成电子崩。电压越高，电子崩就越容易发生、发展得越快，最终贯穿整个介质层，形成永久性击穿通道。
简言之：电压越高，击穿的“驱动力”越强，发生击穿所需的时间越短、概率越高。
介质厚度
介质的厚度代表着有多大的阻力，避免自由电子穿过。层间距离越大，意味着有更多的介电材料会填充在里面。大距离下，局部放电难以发展为贯穿整个介质的击穿通道，即使局部发热，也需要加热很长的路径才能贯通，这需要极大能量。
一般按行业的经验，1mil的介质厚度可以耐500V DC电压，实际设计需根据标准保留有安全余量。
根据IPC-6012F 章节3.6.2.18.1的性能验收规范，在2023年12月31日或之前首次发布的设计图纸，如果图纸没有提出要求，那最小介质厚度应当为90μm。对于2024年1月1日或之后首次发布的图纸，若图纸未提出要求，最小介质厚度应为65μm。这反映了随着小型化的趋势，设计上需要更薄的芯板，并且需要等同或更好的耐高压能力。
3.6.2.18.1 最小介质间距 最小介质间距和/或增强层的数量未作规定时，则适用下列要求：
最小介质间距应当为 90 μm[3,543 μin]，且增强层的数量应当由供应商选择，以保证在 2023 年 12 月 31 日或之前首次发布的设计（图纸）的最小介质间距。
最小介质间距应当为 65 μm[2,560 μin]，且增强层的数量应当由供应商选择，以保证在 2024 年 1 月 1 日或之后首次发布的设计（图纸）的最小介质间距。
当图纸中的标称介质间距小于 90 μm[3,543 μin] 时，则最小介质间距为 25 μm[984 μin]，且增强层的数量可由供应商选择（芯层标称值 25 μm[984 μin] 或更小的介质间距不在本要求之列）。
注： 介质小于 90 μm[3,543 μin] 时应该采用低轮廓铜箔。 具有传输线阻抗应用设计的产品可在采购文件中规定特殊要求和测量方法。
这段内容出自 IPC-6012 章节3.6.2.18.1。
另外在实际的PCB设计中，还需要考虑铜箔类型。
一般普通产品使用的铜箔是高温延展性铜箔（HTE, High Temperature Elongation Copper Foil），也就是铜箔的毛面是朝内，光滑面朝外。在介质厚度薄的情况下（例如3mil，4mil）毛面的铜牙就会减少介质厚度，所以在薄芯板的设计下，有些工程师会选用反转处理铜箔（RTF, Reverse Treated Foil）来避免铜牙带来的介质厚度减少。
在IPC-6012F章节3.6.2.18图3-47里面，介质厚度的测量，就是测量两个铜牙之间最小的距离。
IPC-6012F章节3.6.2.18图3-47
材料的特性
介质主要由环氧树脂和玻璃纤维组成，每家板材供应商的配方都会有差异。不同的材料，耐高压的能力是不一样的。参考不同材料的技术资料，可以用介电强度（Dielectric Strength）或电场强度（Electric Strength）做出对比。
例如RO4350B的参数如下：
测试方法：IPC-TM-650 2.5.6.2
Electric Strength典型值：>31.2kV/mm (0.51mm厚度)
为了增加耐高压能力，工程师使用多张玻布的叠构设计，这也是在叠构设计阶段经常会采取的措施。
除了介电强度和电场强度外，材料的相对漏电起痕指数（CTI, Comparative Tracking Index）值和Tg值，在设计高压产品时都会加以考虑。
CTI影响了板材表面在高电压和污染条件下爬电或击穿的能力，CTI越高，在潮湿，污染环境下抵抗形成导电碳化通道（即漏电起痕）的能力越好。
Tg是材料的玻璃态转化温度，Tg越高，板材在高温下的尺寸稳定性越好，层间不易发生分层或微裂纹；分层会破坏层间绝缘的完整性，形成新的缺陷通道，因此高Tg有助于维持原始耐压能力。
综上所述，高压PCB设计需综合考量电压、介质厚度、材料特性（介电强度、CTI、Tg）、铜箔类型、工艺缺陷/空洞控制等，并遵循相应设计标准与测试规范，以确保长期可靠性。
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